使用硬件描述语言VHDL在FPGA数字逻辑层面上实现AES加解密，为了系统的扩展性和构建良好的人机交互，设计通过PS/2键盘输入加密密钥，并将其显示在LCD上。在软核MicroBlaze上，通过SPI总线读写FIFO和RAM控制射频芯片CC2420，使系统具有信道选择、地址识别、自动CRC校验功能，使系统更加安全、通信误码率更低。

    充分有效的利用了Spartan 3E的资源，尤其为可编程逻辑和RAM的利用。其中AES加解密中的乘法运算均由LUT查找表来实现，用空间换取时间，获得了很高的算法速度。在AES算法测试时我们发现80%的AES加解密时间都用于密钥扩展算法中，如果能再进一步把算法优化，比如做成流水线的算法模式的话，加解密时间又能减少近20%，即由现在的6.74us减少到略大于5.39us，效率又可以增加很多。