概述

    随着半导体技术的快速发展，近年来FPGA的器件容量和输入输出的管脚数量都极大的增加了，例如StratixIV器件，最大的一款EP4SE680拥有68.11万个逻辑单元和1104个输入输出管脚。大量的输出管脚在同一时刻翻转会引起同步切换噪声。目前同步切换噪声是FPGA领域的一个新的挑战。

同步切换噪声的定义

    当大量的输出管脚在同一个时刻从高电平到低电平的切换或者从低电平到高电平的切换，会在相邻的管脚上引入噪声，这就是同步切换噪声。

    典型的一个同步切换噪声的测试设置如图。设置中，FPGA器件的输入输出的电平标准配置为SSTL18 ClassII。多个在同一时刻不断翻转的输出管脚定义为干扰者。一个保持为高或者低的输出管脚定义为被干扰者。干扰者和被干扰者典型的容性负载值为10pF。干扰者以同一个时钟信号的边沿作为触发。

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