当今每个行业都在追逐各自的终极目标，对于半导体设计行业来说，其目标是能够从高级行为描述以可执行格式生成完整的芯片或IP。有趣的是，几十年前，当原理图捕获是指定设计的主要方式时，许多公司都有专门的项目来研究行为语言编译器。当然，即使是当时非常复杂的芯片，也比今天最简单的芯片要简单得多。
在那个年代，EDA工具是由IDM和ASIC公司内部开发的。我们今天所知的第三方EDA行业还处于初级阶段。IDM和ASIC公司的主要动机是尽快将芯片投入生产。这意味着EDA这样的特殊项目没有得到充分的投资和关注。就在芯片的复杂性开始迅速增长的同时，VHDL和Verilog等hdl也开始获得快速发展。当然，第三方EDA行业也开始蓬勃发展起来。来自 EDA 行业的所有出色的 RTL 级工具都可以派上用场，甚至可以实现当今最复杂的芯片。

当然，EDA的进展给几个领域带来了压力。一种是将设计的高级规范（Spec）手动转换为 VHDL 或 Verilog。另一个是为验证所花费的精力/时间。那么有没有一石二鸟的办法？

能否开发一种工具，能够自动生成RTL、SystemVerilog断言（SVA）、UVM测试平台/测试、C/C++驱动代码，以及整个IP块或芯片的文档？如果这个工具部署了正确构建方法这不就减少了验证所需的时间和精力吗？

来自美国的EDA公司Agnisys 声称他们的工具已经具备这种飞跃。并且表示他们将在DAC 2022展会上展示一个他们利用众包输入和试验建立的工具的演示。

该公司表示，该工具是其不断增加的规范（Spec）自动化解决方案的下一步。随着寄存器自动化在几年前的建立，Agnisys将他们的注意力转向SystemVerilog/UVM和C/ c++的序列自动化上。他们发布了一项名为iSpec的技术。该技术部署了机器学习（ML）技术，将英文断言自动转换为正确的SVA。它还可以将SVA转换为英文，并将英文转换为编程序列。Agnisys为标准功能创建了一个IP库，生成设计、UVM测试平台和测试、C/C++代码和文档。他们甚至创建了一个工具，在SoC的顶层将IP块自动连接在一起。

Agnisys 的愿景是在设计和验证、软件和设备驱动程序中实现规范的完全自动化。凭借寄存器自动化、验证自动化和互连自动化，他们现在正在寻求扩展规范自动化以覆盖完整的 IP 内核。这个想法是让系统架构师创建一个规范（Spec），然后按一个按钮就以可执行格式生成整个 IP。除了寄存器之外，该规范还可以涵盖状态机、数据路径等。该工具的输出包括 RTL 代码、UVM 验证环境和测试台/测试、C/C++驱动程序代码和文档。任何开发 IP、FPGA、ASIC 或 SoC 的人都会对这种能力感兴趣。

听起来好得令人难以置信？大家可以访问一下这家EDA公司的网站 www.agnisys.com 获取更详细的信息。

原文链接：https://semiwiki.com/eda/agnisys/315089-can-we-auto-generate-complete-rtl-sva-uvm-testbench-c-c-driver-code-and-documentation-for-entire-ip-blocks/